메모리 스터디 가이드

대역폭·버스·전송속도부터 HBM·SSD까지 · 수식과 예시로 이해하기

1. 메모리 기본 개념

1.1 RAM이란 무엇인가

정의

RAM (Random Access Memory, 임의 접근 메모리)은 저장된 데이터를 주소만 알면 어느 위치든 동일한 시간에 읽고 쓸 수 있는 메모리입니다. "랜덤"이라는 이름은 "무작위"가 아니라 "순차 접근이 아닌 임의 접근이 가능하다"는 의미입니다.

테이프 같은 순차 저장장치는 앞에서부터 순서대로 읽어야 하지만, RAM은 특정 주소를 지정하면 바로 그 위치로 접근할 수 있습니다. 덕분에 매우 빠르지만, 대부분의 RAM은 휘발성(volatile)이라 전원이 꺼지면 데이터가 사라집니다.

RAM의 역할

CPU는 매우 빠르지만 저장공간이 작습니다(레지스터·캐시). 반대로 SSD/HDD는 저장공간이 크지만 느립니다. 그 중간에서 "작업대" 역할을 하는 것이 RAM입니다. 프로그램을 실행하면 SSD에서 RAM으로 데이터를 불러와 CPU가 빠르게 처리하도록 돕습니다.

1.2 DRAM vs SRAM

RAM에는 크게 두 종류가 있습니다.

항목	DRAM (Dynamic RAM)	SRAM (Static RAM)
저장 방식	커패시터의 전하 (1비트 = 1커패시터 + 1트랜지스터)	플립플롭 회로 (1비트 = 6트랜지스터)
리프레시(Refresh)	필요함 — 전하가 새어나가므로 수 ms마다 재충전 필요	필요 없음 — 전원만 있으면 유지
속도	상대적으로 느림 (수십 ns)	매우 빠름 (수 ns 이하)
집적도	높음 (셀 구조 단순)	낮음 (셀 구조 복잡)
가격/비트	저렴	비쌈
주 용도	메인 메모리 (PC·스마트폰 RAM)	CPU 캐시 (L1/L2/L3)

심화: 왜 DRAM은 전하가 빠져나가고, SRAM은 유지되나요?

DRAM의 누수와 리프레시 (커패시터): DRAM은 데이터를 '커패시터(Capacitor, 축전기)'라는 작은 물탱크 같은 구조에 아날로그 식으로 저장합니다. 물을 채우면 '1', 비우면 '0'입니다. 문제는 아무리 물탱크를 정교하게 만들어도 아주 미세한 틈새로 전자가 조금씩 새어 나간다는 점(누설 전류)입니다. 따라서 다 새기 전에 주기적으로 상황을 읽고 다시 물을 가득 채워주는 리프레시(Refresh) 동작이 필수입니다. 상태가 끊임없이 요동치고 다시 채워지므로 '동적(Dynamic)'이라고 부릅니다.

SRAM의 안정성 (플립플롭): 반면 SRAM은 4~6개의 트랜지스터가 마치 시소처럼 서로를 꽉 붙잡아 맞물린 '플립플롭(Flip-Flop)'이라는 쌍안정 디지털 논리 회로로 데이터를 보관합니다. 서로가 서로의 상태를 잡아당기며 균형을 완벽히 유지하고 있기 때문에, 스스로 전하를 잃어버리는 일이 없습니다. 전원부에서 전기만 들어오고 있다면 중간에 보충(Refresh)할 필요 없이 '0'과 '1'을 영구적이고 안정적으로 '정적(Static)'이게 꽉 쥐고 있습니다.

(※ 참고로 PC나 스마트폰의 메인 메모리(RAM)와 HBM은 이렇게 계속 관리가 필요한 저렴하면서 용량이 큰 DRAM을 사용합니다.)

2. 대역폭 · 버스 · 전송속도

2.1 세 용어의 정의

데이터 버스 폭 (Bus Width)과 Pin의 갯수

메모리와 칩셋(CPU/GPU)이 데이터를 주고받을 때 한 번에 병렬로 전송할 수 있는 비트(차선)의 수입니다. 이것은 칩과 칩 사이에 데이터가 오가는 물리적인 입출력 핀(I/O Pin)의 갯수와 정확히 동일합니다.
즉, HBM3의 버스 폭이 1024-bit라는 것은, 현미경으로나 보이는 마이크로 범프(금속 핀) 1024개가 동시에 1024개의 0과 1 데이터를 쏘아대고 있다는 무시무시한 의미입니다. 단위 bit는 컴퓨터가 식별하는 최소 단위(0 또는 1)입니다.

DDR5: 64-bit (물리적 데이터 핀 64개)
HBM3: 1024-bit (TSV 수직 관통 데이터 핀 1024개)

핀당 전송속도 (Data Rate per Pin)

한 신호선(핀)이 초당 몇 번 데이터를 전송하는지입니다. "각 차선에서 차가 얼마나 빠르게 달리는지"에 해당합니다. 단위: Gbps (Giga bits per second) 또는 GT/s (Giga Transfers per second).

DDR5-6400: 6.4 Gbps/pin
HBM3E: 9.6 Gbps/pin

대역폭 (Bandwidth)

초당 전송 가능한 총 데이터량입니다. "고속도로 전체가 초당 실어 나르는 총 화물량"으로 볼 수 있습니다. 단위: GB/s (Giga Bytes per second).

2.2 핵심 공식

세 용어는 다음 공식으로 연결됩니다:

$$ \text{대역폭 (GB/s)} = \frac{\text{버스 폭 (bit)} \times \text{전송속도 (Gbps)}}{8} $$

수식 마지막에 8로 나누는 이유는 1 Byte(바이트) = 8 bit(비트)이기 때문입니다.
컴퓨터 내부에서 정보의 한 단위를 표현하기 위해 8개의 비트(0과 1)를 한 묶음으로 하여 1바이트(Byte)로 취급합니다. 그래서 핀 하나의 전송 스피드를 지칭할 때는 소문자 비트(bit, Gbps)로 말하지만, 최종적인 데이터 통과 용량인 대역폭은 대문자 바이트(Byte, GB/s)로 표현하는 것이 표준이기 때문에 8로 나누어 변환하는 것입니다.

예시 1 — DDR5-6400 모듈

버스 폭 = 64 bit, 핀당 전송속도 = 6.4 Gbps

$$\text{대역폭} = \frac{64 \times 6.4}{8} = 51.2 \text{ GB/s}$$

예시 2 — HBM3E 한 스택

버스 폭 = 1024 bit, 핀당 전송속도 = 9.6 Gbps

$$\text{대역폭} = \frac{1024 \times 9.6}{8} = 1228.8 \text{ GB/s} \approx 1.2 \text{ TB/s}$$

공식을 변형하면, 같은 대역폭을 얻는 두 가지 길이 있다는 것을 알 수 있습니다:

버스 폭을 넓히기 — 차선을 늘리는 방식 (HBM의 전략)
전송속도를 높이기 — 차를 더 빨리 달리게 하는 방식 (GDDR·DDR의 전략)

HBM은 전통적으로 초광폭 버스 + 상대적으로 낮은 클럭, GDDR은 좁은 버스 + 초고속 클럭 전략을 씁니다.

2.3 Data Rate는 왜 Double이 되는가

DDR = Double Data Rate

SDR(Single Data Rate)이 클럭 신호의 상승 에지(rising edge)에서만 데이터를 전송했다면, DDR은 상승과 하강 에지 모두에서 데이터를 전송합니다. 즉 같은 클럭 주파수에서 두 배의 데이터를 보낼 수 있습니다.

클럭과 전송속도의 관계

$$ \text{전송속도 (MT/s)} = \text{클럭 주파수 (MHz)} \times 2 $$

예를 들어 DDR5-6400은:

실제 클럭 주파수: 3,200 MHz
전송속도: 3,200 × 2 = 6,400 MT/s (또는 6.4 Gbps)

핵심 포인트

DDR 방식의 장점은 클럭 주파수를 올리지 않고도 전송속도를 올릴 수 있다는 것입니다. 클럭 주파수가 높아지면 신호 무결성(signal integrity) 문제가 심해지고 전력 소비도 증가합니다. DDR은 이 트레이드오프를 우회합니다.

더 나아가 QDR(Quad Data Rate)은 한 클럭에 4번 전송하고, GDDR7은 PAM3이라는 방식을 써서 한 번의 전송에 더 많은 정보를 실어 보냅니다.

3. DRAM 제품군

DRAM은 용도에 따라 여러 갈래로 나뉩니다. 각각 최적화 목표가 다릅니다.

3.1 DDR — 일반 PC·서버용

DDR (Double Data Rate SDRAM)

가장 일반적인 메모리로, 데스크톱/노트북/서버에 사용됩니다. JEDEC 표준에 따라 DDR1 → DDR2 → DDR3 → DDR4 → DDR5 → (DDR6 예정) 순으로 발전해왔습니다.

세대	전송속도	전압	주 사용 시기
DDR3	0.8~2.1 Gbps	1.5V	2007~2015
DDR4	1.6~3.2 Gbps	1.2V	2014~2022
DDR5	3.2~8.4 Gbps	1.1V	2021~현재
DDR6 (예정)	최대 17.6 Gbps	TBD	2029~

DIMM 모듈 형태로 제공됩니다. 서버용은 RDIMM, 노트북용은 SODIMM, AI 서버용 고성능은 MRDIMM 등 여러 폼팩터가 있습니다.

3.2 LPDDR — 저전력 모바일용

LPDDR (Low Power DDR)

스마트폰, 태블릿, 노트북의 배터리 수명을 위해 저전력에 특화된 DRAM입니다. 전압이 낮고, 사용하지 않는 부분을 끄는 기능(deep power down)이 있습니다. LPDDR1 → 2 → 3 → 4 → 4X → 5 → 5X → 5T → 6 순으로 진화했습니다.

세대	전송속도	전압	특징
LPDDR4X	최대 4.2 Gbps	0.6V I/O	모바일 대중화
LPDDR5	최대 6.4 Gbps	0.5V I/O	AI 폰 초기
LPDDR5X	최대 10.7 Gbps	0.5V	현 플래그십
LPDDR6	14.4 Gbps	1.025V/0.875V	온디바이스 AI 최적화

3.3 GDDR — 그래픽카드용

GDDR (Graphics DDR)

GPU에 직접 연결되는 메모리로, 대역폭을 극대화하는 방향으로 진화했습니다. 게이밍, 비디오 렌더링, 최근에는 AI 추론에도 쓰입니다.

세대	핀당 속도	시그널링	대표 제품
GDDR5	최대 8 Gbps	NRZ	GTX 1000 시리즈
GDDR6	최대 16 Gbps	NRZ	RTX 3000 시리즈
GDDR6X	최대 24 Gbps	PAM4	RTX 4000 시리즈
GDDR7	28~48 Gbps	PAM3	RTX 5000 시리즈

GDDR의 특징은 점대점(point-to-point) 연결입니다. GPU 주변에 여러 칩을 일대일로 연결해 합계 대역폭을 키웁니다.

3.4 HBM — AI·HPC용 초광폭 메모리

HBM (High Bandwidth Memory)

DRAM 다이를 수직으로 적층(stack)하고, TSV(Through-Silicon Via, 실리콘 관통 전극)로 연결한 특수 메모리입니다. 초광폭 버스(1024 bit 이상)를 사용해 매우 높은 대역폭을 달성합니다.

HBM의 두 가지 차별점

수직 적층으로 면적 절약 — DRAM 다이를 8개, 12개, 16개 수직으로 쌓아 같은 면적에서 훨씬 큰 용량 확보
초광폭 버스로 대역폭 극대화 — 1024 bit(HBM3) 또는 2048 bit(HBM4) 버스로 전송속도를 낮추면서도 엄청난 대역폭 달성

왜 HBM이 AI에 중요한가

AI 학습은 수많은 파라미터를 동시에 GPU로 전송해야 합니다. 일반 DDR5가 51.2 GB/s라면 HBM3E는 한 스택당 1.2 TB/s — 약 24배 차이입니다. NVIDIA GPU에 HBM이 4~8개 붙으면 총 대역폭이 10 TB/s에 달합니다. 이 "대역폭 혁명"이 현재 AI 반도체 경쟁의 핵심입니다.

4. HBM 심화 — HBM3 vs HBM3E vs HBM4

4.1 HBM3 vs HBM3E

결론부터: HBM3E는 HBM3의 "Enhanced (향상)" 버전입니다. 구조는 유지하고 속도만 크게 끌어올린 것입니다. 새 표준이 아닌 HBM3의 확장형입니다.

항목	HBM3	HBM3E	차이
표준화	JEDEC 2022년 1월	HBM3의 확장	—
버스 폭	1024 bit	1024 bit	동일
핀당 속도	6.4 Gbps	9.2~9.8 Gbps	약 50% 증가
스택당 대역폭	819 GB/s	1.2 TB/s	약 50% 증가
최대 적층	12-Hi	16-Hi (하이닉스 2024)	더 높은 적층 가능
최대 용량	24 GB (12-Hi)	48 GB (16-Hi)	2배
양산 시점	2022년	2024년 3월~	—
탑재 대상	NVIDIA H100	NVIDIA H200·GB200	—

HBM3E의 "E"는 Enhanced

새로운 표준이 아니라, HBM3의 성능 강화판입니다. 공정 개선(1b nm)과 신호 품질 개선으로 핀당 속도를 대폭 올렸습니다. 덕분에 같은 1024-bit 버스로 훨씬 큰 대역폭을 얻었습니다.

HBM4에 가서야 버스 폭이 2048 bit로 2배가 되는 구조적 변화가 옵니다.

4.2 HBM4의 구조 혁신

HBM4는 단순한 속도 향상이 아닌 구조적 전환점입니다.

항목	HBM3E	HBM4
버스 폭	1024 bit	2048 bit (2배)
핀당 속도	9.6 Gbps	8~11.7 Gbps
스택당 대역폭	1.2 TB/s	2~3.3 TB/s
최대 용량	48 GB	최대 64 GB
Base Die	메모리 공정	로직 공정 (TSMC 12nm)
적층 기술	MR-MUF	MR-MUF (→ HBM4E부터 Hybrid Bonding)

왜 버스 폭을 2배로 늘렸을까

핀당 속도를 계속 올리기에 전력 소비와 신호 무결성 문제가 한계에 부딪혔습니다. 그래서 대신 버스 폭을 두 배로 넓히는 쪽을 선택한 것입니다. 공식을 다시 보면:

$$ \text{대역폭} = \frac{\text{버스 폭} \times \text{전송속도}}{8} $$
HBM4는 속도를 적당히 유지하면서(8 Gbps) 버스 폭을 2048 bit로 올려 $\frac{2048 \times 8}{8} = 2048$ GB/s(= 2 TB/s) 달성. 전력 효율은 오히려 HBM3/3E 대비 30% 개선되었습니다.

5. NAND와 SSD

5.1 Flash 메모리란

Flash Memory

비휘발성(non-volatile) 메모리로, 전원이 꺼져도 데이터가 유지됩니다. RAM과 달리 저장용으로 쓰입니다. "전기적으로 한 번에(flash) 지울 수 있다"는 데서 이름이 유래했습니다.

Flash는 크게 NOR Flash와 NAND Flash로 나뉩니다.

항목	NOR Flash	NAND Flash
구조	병렬 연결	직렬 연결
읽기 속도	빠름 (XIP 가능)	상대적으로 느림
쓰기/지우기	느림	빠름
집적도	낮음	매우 높음
주 용도	임베디드 펌웨어, BIOS	SSD, USB, 스마트폰 저장소

우리가 흔히 말하는 "Flash"는 대부분 NAND Flash를 가리킵니다. SSD·USB·microSD·스마트폰 저장소가 모두 NAND 기반입니다.

5.2 SLC · MLC · TLC · QLC

NAND Flash는 한 셀에 저장하는 비트 수에 따라 다음과 같이 구분됩니다.

타입	셀당 저장 비트	상태 수	속도·수명	용량·가격
SLC (Single Level Cell)	1 bit	2	가장 빠르고 오래감	가장 비쌈
MLC (Multi Level Cell)	2 bit	4	양호	중간
TLC (Triple Level Cell)	3 bit	8	보통	저렴 (주류)
QLC (Quad Level Cell)	4 bit	16	느림, 수명 짧음	가장 저렴 (고용량)

한 셀에 더 많은 비트를 저장할수록 용량과 원가는 유리해지지만, 전압 구분이 어려워져 속도·수명이 떨어집니다. SK하이닉스의 321단 QLC NAND는 "세계 최초 300단 이상 QLC 양산"으로, 고용량 AI 데이터센터용 SSD에 탑재됩니다.

적층(Layer)의 의미

"238단", "321단", "400단" 등은 NAND 셀을 수직으로 몇 층 쌓았는지를 말합니다. 평면에서 셀을 늘리기 어려워지자 위로 쌓기 시작한 것이 3D NAND (또는 V-NAND)이며, 층수가 많을수록 같은 면적에서 더 큰 용량을 구현할 수 있습니다.

5.3 SSD

SSD (Solid State Drive)

NAND Flash 칩과 컨트롤러로 구성된 저장장치입니다. HDD와 달리 회전하는 디스크·움직이는 헤드가 없어 충격에 강하고, 접근 시간이 마이크로초(μs) 단위로 매우 빠릅니다.

SSD의 성능은 세 요소에 좌우됩니다:

NAND Flash 품질 (속도·수명)
컨트롤러 (연산·알고리즘)
인터페이스 (PCIe, SATA 등 — 다음 장 참고)

SSD 종류

SATA SSD — HDD와 같은 인터페이스, 최대 약 550 MB/s
NVMe SSD — PCIe 인터페이스 사용, 훨씬 빠름 (수 GB/s~수십 GB/s)
eSSD (Enterprise SSD) — 서버·데이터센터용 고신뢰성 SSD, 예: SK하이닉스 PEB110, PE9010

6. PCIe 인터페이스

PCIe (PCI Express)

CPU와 주변장치(GPU, SSD, 네트워크 카드 등)를 연결하는 고속 직렬 인터페이스 표준입니다. "레인(lane)" 단위로 묶어 대역폭을 확장합니다. 1 lane은 송신 한 쌍 + 수신 한 쌍으로 구성됩니다.

PCIe의 단위

Lane — 가장 작은 연결 단위. ×1이라고 표기
×4, ×8, ×16 — 레인을 여러 개 묶어 대역폭 확장. NVMe SSD는 보통 ×4, GPU는 ×16
Gen (세대) — Gen1 → Gen2 → ... → Gen7 (2030년 예상), 세대마다 대역폭 약 2배

세대	1레인당 속도	×4 (SSD 일반)	×16 (GPU 일반)	등장
PCIe 3.0	~1 GB/s	~4 GB/s	~16 GB/s	2010
PCIe 4.0	~2 GB/s	~8 GB/s	~32 GB/s	2017
PCIe 5.0	~4 GB/s	~16 GB/s	~64 GB/s	2019
PCIe 6.0	~8 GB/s	~32 GB/s	~128 GB/s	2022
PCIe 7.0 (예정)	~16 GB/s	~64 GB/s	~256 GB/s	2025~

왜 중요한가

SSD 성능의 한계는 NAND 자체가 아니라 PCIe 세대에서 결정되는 경우가 많습니다. 최신 NVMe SSD가 "PCIe Gen5 × 4"라면 최대 약 16 GB/s로 동작합니다. 2030년 PCIe Gen7이 상용화되면 다시 두 배로 늘어납니다.

7. 전송속도 계산 예시 모음

앞에서 본 공식을 여러 제품에 실제로 적용해 보겠습니다.

$$ \text{대역폭 (GB/s)} = \frac{\text{버스 폭 (bit)} \times \text{전송속도 (Gbps)}}{8} $$

예시 1 — DDR4-3200 일반 데스크톱 메모리

계산

버스 폭: 64 bit, 전송속도: 3.2 Gbps

$$\text{대역폭} = \frac{64 \times 3.2}{8} = 25.6 \text{ GB/s}$$ 일반 PC의 메인 메모리 대역폭은 약 25 GB/s 수준입니다.

예시 2 — DDR5-8400 고성능 데스크톱

계산

버스 폭: 64 bit, 전송속도: 8.4 Gbps

$$\text{대역폭} = \frac{64 \times 8.4}{8} = 67.2 \text{ GB/s}$$ DDR5로 오면서 단일 모듈 대역폭이 50~70 GB/s로 올라왔습니다.

예시 3 — LPDDR6 스마트폰

계산

버스 폭: 16 bit (1채널), 전송속도: 14.4 Gbps
보통 스마트폰은 4채널 구성 (총 64 bit)

$$\text{대역폭} = \frac{64 \times 14.4}{8} = 115.2 \text{ GB/s}$$ 최신 플래그십 스마트폰의 AI 연산용 메모리 대역폭입니다.

예시 4 — GDDR7 기본 구성 (RTX 5090)

계산

버스 폭: 512 bit (GPU 전체), 전송속도: 28 Gbps

$$\text{대역폭} = \frac{512 \times 28}{8} = 1792 \text{ GB/s} \approx 1.79 \text{ TB/s}$$ 플래그십 GPU 한 장의 메모리 대역폭입니다.

예시 5 — HBM3E 스택

계산

버스 폭: 1024 bit, 전송속도: 9.6 Gbps

$$\text{대역폭} = \frac{1024 \times 9.6}{8} = 1228.8 \text{ GB/s} \approx 1.2 \text{ TB/s (per stack)}$$ NVIDIA H200에는 HBM3E가 6개 탑재되어 총 7.2 TB/s 수준의 메모리 대역폭을 제공합니다.

예시 6 — HBM4 16-Hi

계산

버스 폭: 2048 bit, 전송속도: 8 Gbps (표준)

$$\text{대역폭} = \frac{2048 \times 8}{8} = 2048 \text{ GB/s} = 2 \text{ TB/s (per stack)}$$ SK하이닉스가 11.7 Gbps로 구동시키면 약 3 TB/s까지 가능합니다.

예시 7 — NVMe SSD (PCIe Gen5 ×4)

계산

레인당 약 4 GB/s, 4레인

$$\text{이론상 최대} = 4 \text{ GB/s} \times 4 = 16 \text{ GB/s}$$ 최신 NVMe SSD (삼성 990 PRO 후속, SK하이닉스 Platinum P51)가 이 수준입니다. 실측은 프로토콜 오버헤드로 약 12~14 GB/s.

8. 심화 학습 (Q&A)

본 문서의 주요 개념을 확장하여, 실무와 기술 트렌드에서 자주 등장하는 궁금증을 8가지 질문으로 정리했습니다.

8.1 QDR(Quad Data Rate)이란 무엇인가요?

DDR(Double Data Rate)이 클럭 신호의 상승 에지와 하강 에지에서 각각 한 번씩(총 2번) 데이터를 전송한다면, QDR은 한 클럭 사이클에 4번의 데이터 전송을 수행하는 방식입니다.

물리적으로 가장 흔한 구현 방식은, 읽기와 쓰기를 위한 데이터 통로(포트)를 완전히 분리하여 각각 DDR 방식으로 동시에 작동시키는 형태입니다. 이로 인해 한 번의 클럭 사이클 동안 4개의 데이터 워드를 전송할 수 있습니다. (네트워크 장비나 고속 통신용 특수 메모리에서 주로 쓰입니다.)

8.2 PAM3와 시그널링 방식은 무엇인가요?

약어(풀임말) 정리

NRZ (Non-Return-to-Zero): 신호가 '0' 전압(중립) 레벨로 다시 되돌아가지 않고, 양(+)과 음(-)의 극성만으로 바로바로 0과 1을 표시하는 통신 방식입니다.
PAM (Pulse Amplitude Modulation): 펄스 진폭 변조. 단순히 양/음 극성만 보는 것을 넘어, 전압의 '높낮이(진폭)'를 여러 단계(3단계, 4단계 등)로 나누어 한 번에 더 많은 데이터를 우겨넣는 방식입니다.

즉 시그널링이란 전기적 '전압의 높낮이(진폭)'를 이용해 컴퓨터가 인식할 수 있는 디지털 정보로 변환(인코딩)하는 전기적 통신 방식입니다.

NRZ (PAM2): 전통적인 방식입니다. 높음(1)과 낮음(0) 2개의 레벨을 사용하여 한 번에 1비트를 전송합니다.
PAM4: 전압을 4개의 레벨로 세밀하게 나누어 한 번에 2비트(00, 01, 10, 11)를 전송합니다. 전송량은 2배가 되지만, 전압 간격(마진)이 너무 좁아져 고속 회로에서 노이즈에 매우 취약해 쉽습니다.
PAM3 (GDDR7 탑재): 전압을 3개의 레벨(-1, 0, +1)로 나눕니다. 2클럭을 묶어 3비트를 전송하므로 한 번에 약 1.5비트를 보냅니다. PAM4보다 전압 마진이 넓어 초고속 고주파수 환경에서 신호 변형이나 노이즈에 아주 강하고 안정적입니다.

8.3 DIMM이란 무엇인가요?

구분	의미	특징
SIMM (과거)	Single In-line Memory Module	기판의 앞면과 뒷면 핀이 동일한 신호를 공유, 대역폭 확장에 치명적 한계 존재
DIMM (현재 데스크탑)	Dual In-line Memory Module	앞면과 뒷면 핀이 서로 독립적인 신호를 처리해 대역폭이 2배로 확장된 혁신 규격
SO-DIMM (현재 노트북)	Small Outline DIMM	노트북 및 소형 엣지 PC를 위해 물리적 길이를 절반 수준으로 콤팩트하게 줄인 파생형 DIMM
CAMM2 (차세대 모바일)	Compression Attached Memory Module	LPDDR 등을 나사로 조여 직결식 교체 가능하게 만든 초슬림 고속 차세대 폼팩터

결론적으로 DIMM은 우리가 흔히 "램(RAM)"이라고 부르는 초록색 띠 막대 모양의 부품 자체를 뜻합니다. 여러 개의 검정색 D램 칩(Die)들을 하나의 보드에 실장하여 컴퓨터 메인보드 슬롯에 손쉽게 끼우도록 만든 '표준 모듈 규격'입니다.

8.4 DDR은 발전할수록 왜 전압이 낮아지고 속도는 빨라지나요?

규격 세대	기본 작동 전압	데이터 전송 속도 (MT/s)	속도 향상 및 전압 강하 흐름
DDR3	1.5V (저전력 1.35V)	800 ~ 2,133	상대적으로 넓은 회로 공정, 높은 코어 전압
DDR4	1.2V	2,133 ~ 3,200+	반도체 공정 미세화 진입으로 1.2V 필수 도달
DDR5	1.1V	4,800 ~ 8,400+	초미세 공정, PMIC 모듈 자체 내장, 뱅크 구조 2배 증가

속도와 전압의 반비례 관계

속도 향상: 코어 클럭 자체를 무리하게 올리기보단 한 번에 꺼내어 처리하는 데이터 다발(Prefetch)을 늘리고 통신 시그널링 규격을 고도화합니다.

전압 강하: 속도와 무지막지한 용량을 늘리려면 회로 선폭이 '나노(nm) 단위'로 극도로 얇아져야 합니다. 얇은 회로막에 과거처럼 높은 전압을 가하면 단선이나 누설 전류(Breakdown 현상)로 칩이 버티지 못하고 타버리게 되어 공학적으로 반드시 베이스 전압을 낮춰야만 합니다. 이는 발열 억제와 모바일 배터리 타임을 획기적으로 개선하는 기술의 선순환을 만듭니다.

8.5 LPDDR 역시 전압이 낮아지나요? LPDDR6는 전압이 커진다던데 왜 그런가요?

오해 바로잡기

결론부터 말씀드리면 LPDDR6의 기본 작동 전압은 전 세대보다 커지지 않습니다.

구분	LPDDR5 / 5X	LPDDR6 (최신 표준)
기본 구동 전압 (VDD2)	약 1.05V 수준	1.025V 수준 내외 (상대적 더 낮음)
초저전력 스케일링 (DVFSL)	단순 지원 수준	낮은 클럭 작업 시 극도로 낮은 초저전압 레일로 적극 전환
전원부 채널 설계 (PMIC 연결)	단조로운 전력 채널망	모바일 배터리 극한 절약을 위해 아주 복잡하고 세분화된 전압 채널 계층 추가

위 표에서 명확히 비교되듯 LPDDR6의 기본 작동 코어 전압은 오히려 떨어졌습니다. 인터넷 상의 일부 "전압이 커졌다" 혹은 "복잡해졌다"는 일각의 오해는, 기기 제조 단계에서 스마트폰 배터리를 쥐어짜기 위해 기기 내 전원관리(PMIC) 구조가 변경되고 다양한 하위 동작 전압 스케일 채널(레일 수량)들이 늘어나 '메인보드 전원 설계 난이도' 자체가 매우 복잡해진 점이 전압이 올랐다는 식으로 와전된 데서 비롯되었습니다. 모바일 메모리 설계의 궁극적 목표는 세대를 막론하고 언제나 '극저전로 인한 저전력(Low Power)' 설계입니다.

8.6 GDDR의 '핀당 속도'와 PAM3 도입 배경 (RTX 4000 vs RTX 5000)

Q: 핀당 속도라는 것의 핀이 CUDA 코어의 수를 말하나요?
A: 전혀 무관합니다.

즉, 핀(Pin)은 위 그림처럼 메모리 칩과 GPU 기판을 연결하여 데이터를 물리적으로 나르는 데이터 전도선(케이블 채널 역할)을 의미합니다. 스펙표의 속도가 28Gbps/pin 이고 버스 폭이 256-bit 라면, 256개 차선의 금속 핀(차로) 각각이 혼자서 매초 28Gb의 데이터를 무지막지하게 나르고 있다는 뜻입니다.

Q: 왜 RTX 4000은 PAM4인데, 차세대 RTX 5000은 PAM3인가요? PAM3가 덜 발전된 방식인가요?
A: 아닙니다. 오히려 PAM3가 초고속 데이터 대량 전송에 훨씬 유리한 최첨단의 합리적 방식입니다.
엔비디아의 이전 모델 RTX 4000 시리즈에 쓰인 GDDR6X(마이크론사 공동 설계)는 속도를 21Gbps 수준으로 올리기 위해 너무나 공격적인 4단계(PAM4) 시그널링을 도입했습니다. 하지만 위 8.2 다이어그램에서 보듯, PAM4는 좁은 전압 공간에 4개의 높낮이를 우겨넣었기 때문에 서로의 간격(아이 오프닝의 여유 전압)이 부족합니다. 이를 28Gbps 윗구간으로 강제로 끌어올리면 신호끼리 미친듯한 간섭이 발생하여 그래픽 오류가 쏟아집니다.
이 때문에 새로운 JEDEC 글로벌 산업 표준인 GDDR7(RTX 5000 시리즈 탑재)은 차라리 여유로운 3단계(PAM3)로 합의했습니다. 한 번에 취합하는 데이터량은 PAM4보다 조금 줄어들었지만 대시 전압 마진(간격)에 훌륭한 여유가 생겨, 놀라운 신호 무결성 덕분에 28Gbps를 시원하게 넘어 48Gbps급 극한의 주파수 속도까지 매우 안정적으로 밀어올릴 수 있기 때문입니다.

8.7 3D NAND(V-NAND) 수백단 적층과 HBM TSV 적층은 완전히 다른 것인가요?

구분	3D NAND (128단, 238단, 321단)	HBM (8단, 12단, 16단)
적층 대상과 한계	거의 분자 단위의 매우 얇은 화학적 박막 회로 (수 나노미터 두께). 수백 단계를 거북이처럼 쌓아도 매우 얇음.	눈에 보일 정도로 두꺼운 개별 D램 '실리콘 칩(마이크로미터 두께)'. 물리적으로 높게 쌓는데 엄청난 두께 및 열 방출 한계 존재.
증착·공정 과정	실리콘 원판 가공 공정 자체에서 물질을 수백 번 쌓아올리고 단 한 번의 식각 공정으로 길다란 구멍을 뚫어냄.	이미 완성되어 네모나게 잘라낸 개별 D램 칩(Die) 여러 개를 접착제나 마이크로 범프로 일일이 붙이는 조립형(패키징) 기술.
세로 연결 방식	화학층 한가운데 공통으로 통과하는 긴 채널 튜브 구멍.	TSV (실리콘 관통 전극): 각각의 칩마다 수천 개의 미세한 구멍 금속기둥을 뚫어 위아래 칩을 복잡하게 전기 연결함.

요약하자면, 낸드는 층(Thin-film Layer)을 화학적으로 덧바르는 반도체 '원판 제조 공정기술'이고, HBM의 TSV 적층은 완성된 아파트(Die 칩)들을 통째로 위로 겹쳐 쌓아 올리는 물리적 '후단 패키징(조립) 기술'입니다. HBM은 칩 자체의 열 배출 난관과 최대 높이 제한을 준수해야 하는 JEDEC 규격(775μm 한도)이라는 엄청난 물리적 통곡의 벽이 있기 때문에 현재 12~16단이 인류가 구현 가능한 기술의 극한입니다.

8.8 HBM은 핀당 속도와 데이터 통로(버스 폭)를 둘 다 높이는 전략이 불가능한가요?

불가능이라 단언할 수는 없으나, 현재의 물리 및 전기적 제약 환경상 극한의 엔지니어링 난이도(비효율적)가 따릅니다.

전파 간섭(Crosstalk) 강제 극복과 발열의 한계: HBM은 GDDR과 달리 아주 작은 바닥 면적 임에도 불구하고 이미 1024개나 되는 엄청난 수량의 데이터 버스 I/O 배선이 빽빽하게 밀집되어 있습니다. 여기서 개별 전자기파 간섭(신호 노이즈)을 무리하게 버티면서 GDDR처럼 속도를 끝단까지 올린다면, 이 좁은 다단 조립 칩이 자체 열을 버티지 못하고 극심한 스로틀링이나 파손이 발생해 버립니다.
대역폭 확보를 위한 똑똑한 우회 전략(광폭 확장): 그래서 메모리 제조사들은 단일 차선을 과속(강제 오버클럭)시켜 혹사시키는 위험성보다, 차세대 칩에서 차로(데이터 버스 폭)를 아예 2048-bit(HBM4 규격)으로 무식할 정도로 크게 뚫어버리는 광활한 고속도로 확장 전략을 영리하게 선택했습니다. 개별 속도는 적당히 유지하면서도, 물리적 도로를 2배 폭으로 넓힘으로써 초당 1.5 ~ 2 TB/s의 압도적인 대역폭을 얻어내고 있습니다.

9. 종합 비교표

지금까지 배운 메모리 종류를 한눈에 비교합니다.

종류	주 용도	버스 폭	전송속도	대역폭	특징
SRAM	CPU 캐시	—	—	수십 TB/s 이상	가장 빠름, 가장 비쌈
DDR5	PC·서버 메모리	64 bit	3.2~8.4 Gbps	25~67 GB/s	범용, 저렴
LPDDR5X/6	스마트폰·노트북	16~64 bit	10.7~14.4 Gbps	~115 GB/s	저전력 특화
GDDR7	게이밍 GPU	256~512 bit	28~48 Gbps	~3 TB/s	고속 직렬, PAM3
HBM3E	AI 가속기	1024 bit	9.6 Gbps	1.2 TB/s/스택	수직 적층, TSV
HBM4	차세대 AI	2048 bit	8~11.7 Gbps	2~3 TB/s/스택	버스 폭 2배
NAND (SSD)	영구 저장	PCIe 기준	PCIe 5.0 ×4	~14 GB/s	비휘발성, 큰 용량

주의할 점

"대역폭이 곧 속도"가 아닙니다. 지연시간(latency)도 중요합니다. HBM은 대역폭은 엄청나지만 레이턴시는 DDR5와 비슷합니다. 그래서 SRAM 캐시가 여전히 CPU 옆에 붙어 있는 것입니다. 용도에 따라 최적의 메모리가 다릅니다.

전체 계층 요약

작성 출처: JEDEC 표준 문서 · SK하이닉스/Micron/Samsung 공식 자료 · Synopsys/Rambus 기술 문서 · Wikipedia 참조

업데이트 기준: 2026년 4월 현재 최신 스펙 반영